Intel的核显到底占不占PCI-E通道？

在讨论到CPU的PCI-E通道问题时，我发现很多人都以为Intel的核显占用了CPU的4根PCI-E通道，包括很多可以找到的“科普贴”中都写了核显会占用4条PCI-E通道。其实这是一种常见的误区，从Sandy Bridge架构开始，Intel的核显就是挂在Ringbus这个内部环形总线上面的，它不会占用CPU的PCI-E通道。

TL;DR: 从Sandy Bridge开始，Intel的核显就挂在Ringbus上面，不占用PCI-E通道。

要看证据的话，我我们从Sandy Bridge开始摆架构简图/Die Shot：

可以看到，从Sandy Bridge开始，核显部分都是以节点形式挂在Ringbus上面的。而CPU的PCI-E控制器在另外一端的System Agent组件中，中间隔了万水千山。

如果还要证据的话，简单测试一下核显的内存带宽就知道了，比如我这台工作机上面的HD 4600，分配了32MB的显存，简单跑一下，显存带宽超过9GB/s，很明显这个带宽已经超过了PCI-E 3.0 x4的上限3.94 GB/s了。GPU-Z也可以告诉你，核显不占用PCI-E通道数。

所以，不要再相信什么屏蔽核显释放PCI-E总线的说法了，没有用的。

为什么Intel的CPU提供的PCI-E通道数量那么少？

一句话结论：主流平台是因为成本，服务器平台是因为要考虑多路系统，所以不能无限增加CPU插槽的触点数量。

增加PCI-E通道很简单，起码在主流平台上并不是什么难事，只要Intel愿意付出成本代价。就拿9900K和2700X对比一下好了：9900K是16x PCIe，4x DMI（等同PCIe），CPU接口是LGA1151。2700X是16x + 4x + 4x PCIe，除了16x用于显卡外，4x用于芯片组，4x用于存储（表现为2x NVMe+SATA×2，或者4x NVMe ），还有USB3×4和SATA×2。CPU接口是AM4，代价则是针脚数量从AM3的941增加到1331。Intel的产品线还有28/44x PCIe的Core X和Xeon-W（3175X这个变态除外），除了PCIe通道增加外，还增加了双内存通道总计4内存通道。代价则是使用LGA2066插槽，触点数量增加了900多个。再往上一级是Xeon-W 3175X和Xeon可扩展，内存通道增加到6通道，Xeon可扩展有用于多路CPU间互联的UPI通道（最多3根，没找到UPI具体细节，但UPI的前代QPI单通道需要84个触点[1]），单个CPU的PCIe通道数没有增加，但是用于双路及以上系统的至强，除了其中一路需要保留4x DMI以外，其它CPU可以把4x DMI配置为4x PCIe，总计48x PCIe。代价是使用LGA3647插槽，触点数量增加1500+。

所以增加PCIe通道真的是分分钟的事情，只要增加触点就好。然而随之而来的问题是CPU封装体积的增大，插槽成本的提高，主板布线难度提升等等。在动手解决这些问题之前，必须考虑的一个问题就是：值不值得，或者说需要不需要这么做？

主流平台除了显卡需要16x之外还有什么设备对PCIe通道渴求呢？其实不算少，NVMe固态硬盘，万兆网卡，雷电接口设备，磁盘阵列卡之类的高速设备都需要。现在Intel的方案是通过ICH提供最多24x PCIe通道（Z370/Z390），不过因为都需要通过4x DMI连接CPU，所以这24x PCIe只能配置为x1/x2/x4三种组合而不能配置为x8/x16。同时，这些设备共享等同4x PCIe通道的4x DMI通道提供的带宽。这样似乎会造成数据堵塞？的确是这样。

然而一个能放100辆车的车库不会把出口修成100辆车宽，能让两辆车同时一进一出就足够了——虽然会偶尔发生堵塞需要排队。同样的道理，以现在的应用环境，主流平台上这些设备很少会争抢带宽，4根DMI通道足够了——当然也难免会出现堵塞的时候。毕竟4x DMI/PCIe可以提供3.69GB/s的理论带宽，实测中4x的NVMe固态持续读写速度也有超过3.5GB/s的。也就是说一个Win10 ISO大概一秒钟就传输完了，一般的家用、商用日常需要传输这么大数据发生的几率是比较罕见的。你说你有好多高速设备，而且这些设备需要经常和CPU/内存交换数据，导致数据堵塞的情况频繁出现？要是主流平台就能满足要处理这么多数据的客户，HEDT平台卖给谁？